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美盛首頁 > PoE/PoE+ 模組產品應用 > PoE/PoE+ Modules – PD Modules Layout Guide


 

乙太網路供電系統模組產品應用

PoE/PoE+ Module Application Notes


 

PoE 模組 – PD模組Layout指南

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A. 適用範圍
本份文件適用於所有美盛科技推出的PoE PD模組。目前美盛科技推出的PoE PD模組包括:TPD系列(TPD-12, TPD-50, TPD-33),SPD系列 (SPD-12, SPD-50),THPD系列 (THPD-12, THPD-50, THPD-33)。

B. Trace寬度計算 & Trace/銅 的安排
B1. Power Trace的一般規則:

  1. Trace越短越好。

  2. Trace的寬度必須配合電流大小設計。

  3. 盡可能減少改變power traces通過的板層;也就是說,儘量在同樣的板層來完成power trace的layout。例如,一個4層的PCB板, layer 1和layer 4是訊號層,layer 2屬於電源,layer 3安排為接地層 (grounding plane)。在10/100M 乙太網路環境(假設在Mode A的情況下),RJ45提供PoE 電力,經由 TX+/TX- 和RX+/RX-傳遞電力至PD模組 (受電端)。成對的TX+/TX- 必須在相同的某一層完成傳遞 (Layer 1或layer 4)。RX+/RX-的環境也同樣適用。

  4. Power Grounding必須經由貫孔(via holes)才能連接到grounding copper layers。基本上,這些 grounding copper layers是用來計算阻抗的參考層。

  5. 為防止訊號干擾,線寬必須維持3倍線寬(3W)的原則,也就是說,不同的共模模式(common mode)的訊號必須預留適當的隔離空間(spacing),大約要3倍的訊號線寬。例如,若線寬為8mil,最小的預留空間需為24mil (3 x 8mil)。

B2. Trace寬度計算:
通常 DC直流電,電流在1A的情況,trace的寬度大約需要40 mil (@ trace的銅厚度1.4 mil = 1Oz)。例如,TPD -12最大輸入電流為420mA ,那麼trace的寬度就必須為 16.8mil (40 mil x 0.42A=16.8mil)。DC直流電是經由成對的trace傳遞(two traces),因此每一個trace的最小寬度為8 mil。TPD-12最大輸出電流為1A,那麼trace的寬度就需要40 mil。

依據上述的規則,THPD-50每一條輸入trace需要12mil寬,而每一條輸出trace則需要150 mil (40mil x 3.8A=152 mil)。

B-3. 使用trace作連結:
Figure 1.

B-4. 使用copper plane作連結 (適合高電流應用):
Figure 2.

C. 阻抗計算 & PCB板的Stack
1. 阻抗計算:
乙太網路訊號每一對(two wires)的差動阻抗 (Differential Impedance)是100ohm。以 figure 1為例,traces (TX+/-和RX+/-) 傳遞PoE電力需要8 mil寬。需要使用兩種計算阻抗的方法,Micro-strip和Differential Micro-strip。

請參考以下方法 -
1. 必須知道FR4 的Dielectric constant (介電係數Er)是多少。
2. 共模阻抗 (common mode impedance ) 以Micro-strip 模式計算。
3. 使用步驟2的結果,以Differential Micro-strip 來計算差動阻抗 (Differential mode impedance )。

例Ⅰ - TPD-12 (以Figure 1個案研究)
假設PCB 板的厚度為1.6mm / 4 layers (63mil,1mil=1/1000 inch) ,Dielectric constant (介電係數Er) 是 4.0。

Layer

Definition

Trace Width

Common Mode Impedance

Differential Mode Impedance

Spacing of Differential Pair

1

Signal Trace

8 mil

57.1 ohm

103 ohm

10 mil

2

Power Plane (Reference Plane for layer 1)

N/A

N/A

N/A

N/A

3

Ground Plane (Reference Plane for layer 4)

N/A

N/A

N/A

N/A

4

Signal Trace

8 mil

57.1 ohm

103 ohm

10 mil

PCB板的堆疊 –

例Ⅱ - THPD-50 (以Figure 2個案研究)
假設PCB 板的厚度為1.6mm / 4 layers (63mil,1mil=1/1000 inch), Dielectric constant (介電係數Er) 是4.0。

Layer

Definition

Trace Width

Common Mode Impedance

Differential Mode Impedance

Spacing of Differential Pair

1

Signal Trace

12 mil

59.4 ohm

103 ohm

12 mil

2

Power Plane (Reference Plane for layer 1)

N/A

N/A

N/A

N/A

3

Ground Plane (Reference Plane for layer 4)

N/A

N/A

N/A

N/A

4

Signal Trace

12 mil

59.4 ohm

103 ohm

12 mil

PCB板的堆疊 –

2. 完整Layout 範例:
a. 以Figure1個案研究 –

b. 以Figure2個案研究 –

 

PoE/PoE+ Modules – PD Modules Layout Guide

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